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저널정보
한국마이크로전자및패키징학회 마이크로전자 및 패키징학회지 마이크로전자 및 패키징학회지 제27권 제1호
발행연도
2020.1
수록면
17 - 24 (8page)

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As an interconnect scaling faces a technical bottleneck, the device stacking technologies have been developed for miniaturization, low cost and high performance. To manufacture a stacked device structure, a vertical interconnect becomes a key process to enable signal and power integrities. Most bonding materials used in stacked structures are currently solder or Cu pillar with Sn cap, but copper is emerging as the most important bonding material due to finepitch patternability and high electrical performance. Copper bonding has advantages such as CMOS compatible process, high electrical and thermal conductivities, and excellent mechanical integrity, but it has major disadvantages of high bonding temperature, quick oxidation, and planarization requirement. There are many copper bonding processes such as dielectric bonding, copper direct bonding, copper-oxide hybrid bonding, copper-polymer hybrid bonding, etc.. As copper bonding evolves, copper-oxide hybrid bonding is considered as the most promising bonding process for vertically stacked device structure. This paper reviews current research trends of copper bonding focusing on the key process of Cu-SiO2 hybrid bonding.

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참고문헌 (38)

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R. S. List / 2002 / 3D wafer stacking technology / Proc. Advanced Metallization Conference google schola J. Q. Lu / 2008 / 3D Integration Using Adhesive, Metal, and Metal/Adhesive as Wafer Bonding Interfaces / Proc. MRS Symp 1112 google schola C. Ko / 2012 / Low temperature bonding technology for 3D integration / Microelectron. Reliab 52:302 google schola A. K. Panigrahy / 2018 / Low Temperature Cu–Cu Bonding Technology in Three-Dimensional Integration: An Extensive Review / J. Electron. Packaging 140(1):010801 google schola K. N. Chen / 2005 / Abnormal Contact Resistance Reduction of Bonded Copper Interconnects in Three-Dimensional Integration During Current Stressing / Appl. Phys. Lett 86(1):011903 google schola

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