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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2020.11
- 수록면
- 144 - 147 (4page)
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This paper proposes a low area AES that can be implemented by FPGA and used to support defense weapon systems. First, the FPGA area efficiency analysis is conducted according to the difference in the design method of the SubBytes module, which occupies the most area in AES. Secondly, the methodology for the low area round module design through data path reduction is described. The AES that we have presented in this paper, is designed through Verilog-HDL and implemented using the Xilinx Artix7 FPGA. The proposed AES shows 1.15% and 1.44% of slice utilization based on XC7A100T, respectively.
목차
Abstract
Ⅰ. 서론
Ⅱ. AES 알고리즘
Ⅲ. 저면적 AES IP 설계
Ⅳ. 구현 및 성능 분석
Ⅴ. 결론
참고문헌
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