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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 한국과학기술원 정보전자연구소 IDEC Journal of Integrated Circuits and Systems IDEC Journal of Integrated Circuits and Systems Vol.4 No.3
- 발행연도
- 2018.7
- 수록면
- 7 - 10 (4page)
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MIM capacitor test sample has been designed for modeling of the MIM capacitor on silicon interposer or chip. Equivalent circuit model of MIM capacitor is proposed, and the circuit model is verified using vector network analyzer (VNA) measurement. With the extracted parasitic components such as MIM capacitor capacitance, coupling parasitic capacitance and coupling parasitic parallel resistance, the self-impedance of the equivalent circuit model can be obtained. This circuit model is able to be applied for in chip or silicon interposer PDN. Also, the proposed model can be used to evaluate impedance of the chip accurately.
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Sunohara, Masahiro / 2008 / Silicon interposer with TSVs (Through Silicon Vias) and fine multilayer wiring / Electronic Components and Technology Conference, 2008. ECTC 2008. 58th. IEEE
Zhang, Xiaowu / 2009 / Development of through silicon via (TSV) interposer technology for large die (21× 21mm) fine-pitch Cu/low-k FCBGA package / Electronic Components and Technology Conference, 2009. ECTC 2009. 59th. IEEE
Yoon, Kihyun / 2009 / Modeling and analysis of coupling between TSVs, metal, and RDL interconnects in TSV-based 3D IC with silicon interposer / Electronics Packaging Technology Conference, 2009. EPTC'09. 11th. IEEE
Zhang, Xiaowu / 2009 / Development of through silicon via (TSV) interposer technology for large die (21× 21mm) fine-pitch Cu/low-k FCBGA package / Electronic Components and Technology Conference, 2009. ECTC 2009. 59th. IEEE
Yoon, Kihyun / 2009 / Modeling and analysis of coupling between TSVs, metal, and RDL interconnects in TSV-based 3D IC with silicon interposer / Electronics Packaging Technology Conference, 2009. EPTC'09. 11th. IEEE
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