32-Gbps PAM-4 Clock and Data Recovery에서 Middle Transition Elimination의 유무에 따른 Jitter 비교

김승균; 이원영

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자료유형: 학술대회자료

저자정보: 김승균 (서울과학기술대학교) 이원영 (서울과학기술대학교)

저널정보: 대한전자공학회 대한전자공학회 학술대회 2024년도 대한전자공학회 하계학술대회 논문집

발행연도: 2024.6

수록면: 579 - 582 (4page)

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The clock and data recovery(CDR) circuit implemented with middle transition elimination technique to achieve low jitter in this paper. The CDR circuit used in pulse width modulation-4(PAM-4) receiver eliminates specific transitions that degrade jitter characteristics, and compares this CDR with a conventional PAM-4 CDR circuit without middle transition elimination. Using half rate operation, we achieve a 32-Gbps data rate and 8–GHz clock signal. Clock signal recovered from PAM–4 PRBS input data has 10.16 peak-topeak jitter.

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