TLC STT-MRAM 기반 대용량 캐시 메모리 설계 :Large-Scale Cache Memory Design based on TLC STT-MRAM

박태진

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자료유형: 학위논문

저자정보: 박태진 (단국대학교, 단국대학교 대학원)

지도교수: 장우영

발행연도: 2018

저작권: 단국대학교 논문은 저작권에 의해 보호받습니다.

이용수6

이 논문의 연구 히스토리 (2)

2018

TLC STT-MRAM 기반 대용량 캐시 메모리 설계

박태진 전자전기공학과 2018.01 학위논문

2017

병렬 TLC STT-MRAM 기반 대용량 LLC 설계

박태진 , 장우영 한국정보기술학회논문지 2017.12 학술저널

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차세대 멀티-코어 (Multi-core) 프로세서들은 고성능, 저전력을 충족시킬 수 있는 대용량 Last-Level Cache (LLC)를 필요로 한다. 차세대 메모리들 중의 하나인 Spin-Transfer Torque (STT)-Magnetic Random Access Memory (MRAM)는 기존의 Static Random Access Memory (SRAM)으로 구성된 캐시를 대체할 수 있는 유망한 후보 중 하나이다. 하지만, STT-MRAM은 셀 (Cell)의 크기가 크기 때문에, Resistive Random Access Memory (ReRAM)나 Phase-Change Random Access Memory (PRAM)와 같은 다른 차세대 메모리에 비해 저장 밀도가 낮다. STT-MRAM은 하나의 메모리 셀에 2-비트를 저장할 수 있는 Multi-Level Cell (MLC) STT-MRAM을 사용하여 저장용량을 확보할 수 있지만, 급증하는 데이터를 효과적으로 처리하기 위해 LLC의 저장 용량 증가가 요구된다. 이러한 문제를 해결하기 위해서, 하나의 메모리 셀에 3-비트를 저장할 수 있는 Triple-Level Cell (TLC) STT-MRAM이 대안이 될 수 있다. TLC STT-MRAM을 사용하여 매우 높은 저장 용량을 제공할 수 있지만, 다단계 읽기와 쓰기 동작이 발생하기 때문에 긴 메모리 지연과 높은 전력 소모를 유발한다. 본 논문에서는 LLC로서 TLC STT-MRAM의 적용과 성능 향상에 대한 연구를 진행하였다.
우선, 본 논문에서는 병렬 TLC STT-MRAM으로 구성되는 LLC의 구조와 동작을 제안한다. 우리의 LLC는 셀 분할 매핑 기법과 조건 블록 스와핑 기법들로 3-단계 읽기와 쓰기 동작의 발생을 최소화한다. 제안된 LLC를 내재하는 Marssx86은 두 개의 PARSEC 벤치마크들을 동시에 수행할 때, 직접 매핑 기법을 적용한 LLC를 내재하는 Marssx86보다 사이클 당 명령어 처리 횟수를 평균 11.03%, 전력 소모를 평균 12.54% 향상시킨다.
다음으로, 본 논문에서는 직렬 TLC STT-MRAM으로 구성되는 LLC의 구조와 동작을 제안한다. 직렬 TLC STT-MRAM으로 구성되는 LLC에서는 셀 분할 매핑 기법과 조건 선택 블록 스와핑 기법들로 3-단계 읽기와 쓰기 동작의 발생을 최소화한다. 제안된 LLC를 내재하는 Marssx86은 네 개의 PARSEC 벤치마크들을 동시에 수행할 때, 직접 매핑 기법을 적용한 LLC를 내재하는 Marssx86보다 사이클 당 명령어 처리 횟수를 평균 17.19%, 전력 소모를 평균 17.9% 향상시킨다.

Next-generation multi-core processors require a large-scale last-level cache (LLC) to that can meet high performance and low power. Emerging non-volatile memory technologies such as spin transfer torque (STT) -magnetic random access memory (MRAM) is one of the promising candidates for replacing static random access memory (SRAM) caches. However, since STT-MRAM has a large cell size, storage density is lower than other emerging memories such as resistive random access memory (ReRAM) and phase-change memory (PCM). The STT-MRAM can provide storage density by using multi-level cell (MLC) STT-MRAM capable of storing 2-bits in one memory cell. However, an increase in the storage density of the LLC is required to effectively handle the increasing data. Therefore, triple-level cell (TLC) STT-MRAM, which can store 3-bits in one memory cell, can be an alternative. Triple-level cell (TLC) STT-MRAM can provide high storage density, but TLC STT-MRAM causes long memory latency and high memory power consumption due to multi-step read and write operations. Therefore, in this paper, we investigated the application and performance improvement of TLC STT-MRAM in LLC.
First, in this paper, the architecture and operation of an LLC comprised a parallel TLC STT-MRAM are proposed. Our LLC minimizes the occurrence of the three-step read and write operations via cell division mapping and conditional block swapping techniques. Experimental results show Marssx86 embedding the proposed LLC achieves 11.03% more instructions per cycle and 12.54% lower power consumption, on average, than Marssx86 embedding direct mapping LLCs in the case that two PARSEC benchmarks are concurrently performed.
Second, in this paper, the architecture and operation of an LLC comprised a series TLC STT-MRAM are proposed. Our proposed LLC minimizes the occurrence of the three-step read and write operations via cell division mapping and conditional selection block swapping techniques. Experimental results show Marssx86 embedding the proposed LLC achieves 17.19% more instructions per cycle and 17.9% lower power consumption, on average, than Marssx86 embedding direct mapping LLCs in the case that four PARSEC benchmarks are concurrently performed.

국문초록 i
표 목 차 v
그림목차 vi
Ⅰ. 서 론 1
Ⅱ. 이론적 배경 5
1. SLC STT-MRAM의 구조 및 기본 동작 5
2. MLC STT-MRAM의 구조 및 기본 동작 5
2-1. 병렬 MLC STT-MRAM의 구조 및 기본 동작 5
2-2. 직렬 MLC STT-MRAM의 구조 및 기본 동작 8
3. TLC STT-MRAM의 구조 및 기본 동작 9
3-1. 병렬 TLC STT-MRAM의 구조 및 기본 동작 9
3-2. 직렬 TLC STT-MRAM의 구조 및 기본 동작 11
Ⅲ. 병렬 TLC STT-MRAM 기반 대용량 캐시 메모리 설계 14
1. 셀 분할 매핑 기법 14
2. 조건 블록 스와핑 기법 17
3. 실험 결과 21
Ⅳ. 직렬 TLC STT-MRAM 기반 대용량 캐시 메모리 설계 28
1. 셀 분할 매핑 기법 28
2. 조건 선택 블록 스와핑 기법 31
3. 실험 결과 38
Ⅴ. 결론 46
참고문헌 47
Abstract 50

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