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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2017.12
- 수록면
- 77 - 89 (13page)
- DOI
- 10.14801/jkiit.2017.15.12.77
이용수
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최신의 고성능 멀티-코어 프로세서들은 대용량 LLC(Last-Level Cache)를 요구하고 있다. 차세대 메모리들 중의 하나인 TLC(Triple-Level Cell) STT(Spin-Transfer Torque)-MRAM(Magnetic Random Access Memory)는 높은 저장 밀도를 제공할 수 있지만, 다단계 읽기와 쓰기 동작으로 긴 메모리 지연과 높은 전력 소모를 유발한다. 본 논문에서는 병렬 TLC STT-MRAM으로 구성되는 LLC의 구조와 동작을 제안한다. 우리의 LLC는 셀 분할 매핑과 조건 블록 스와핑 기법들로 3-단계 읽기와 쓰기 발생을 최소화한다. 실험적으로, 제안된 LLC는 MARSSx86에서 두 개의 PARSEC 벤치마크들을 동시에 수행할 때, 직접 매핑 기법이 적용된 LLC보다 사이클 당 명령어 처리 횟수를 평균 11.03%, 전력 소모를 평균 12.54% 향상시킨다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. STT-MRAM의 기본 동작과 관련 연구
Ⅲ. 병렬 TLC STT-MRAM 기반 LLC
Ⅳ. 실험 결과
Ⅴ. 결론
References
참고문헌 (23)
참고문헌 신청
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