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이 논문의 연구 히스토리 (11)
1993
부호치환 규칙을 이용한 광2 - 비트가산기 ( Optical 2 - bit Adder Using the Rule of Symbolic Substitution )
조웅호
,
배장근
,
김정우
외 2명
한국통신학회논문지
1993.06
학술저널
기호치환을 이용한 1-비트 광 가산기 구현 ( Implementation of Optical 1-bit Adder using Symbolic Substitution )
조웅호
,
김수중
대한전자공학회 학술대회
1993.01
학술대회자료
기호치환을 이용한 1-비트 광가산기 구현 ( Implementation of Optical 1-bit Adder Using Symbolic Substitution )
조웅호
,
김수중
한국통신학회 광전자공학 학술회의
1993.01
학술대회자료
1992
광병렬 가산기의 구성을 위한 알고리듬 제안 및 광학적인 구현 ( A Proposed Algorithm and its Optical Implementation for Optical Parallel Adder )
조웅호
,
배장근
,
노덕수
외 1명
전자공학회논문지-B
1992.12
학술저널
실시간 편광부호화에 의한 광병렬 가산기 구현 ( Implementation of Optical Parallel Adder using Polarization Coding )
조웅호
,
배장근
,
노덕수
외 1명
한국통신학회논문지
1992.12
학술저널
SS규칙을 이용한 2-비트가산기
조웅호
,
배장근
,
김성용
외 2명
한국통신학회 학술대회논문집
1992.11
학술대회자료
실시간 편광 부호화에 의한 광병렬 가신기 구현
조웅호
,
배장근
,
노덕수
외 1명
한국통신학회 학술대회논문집
1992.07
학술대회자료
광병렬 가산기의 구성을 위한 알고리즘 제안 및 광학적인 구현 ( Algorithm Proposal and Implementation for Optical Parallel Adder )
조웅호
,
배장근
,
노덕수
외 1명
대한전자공학회 학술대회
1992.01
학술대회자료
SS규칙을 이용한 2-비트가산기 ( 2-bit Adder using the Rule of Symbolic Substitution )
조웅호
,
배장근
,
김성용
외 2명
한국통신학회 학술대회논문집
1992.01
학술대회자료
실시간 편광 부호화에 의한 광병렬 가산기 구현 ( The Implementation of Optical Paraded Adder using Polarization Coding )
조웅호
,
배장근
,
노덕수
외 1명
한국통신학회 학술대회논문집
1992.01
학술대회자료
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SS규칙을 이용한 2-비트가산기
한국통신학회 학술대회논문집
1992 .11
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SS규칙을 이용한 2-비트가산기 ( 2-bit Adder using the Rule of Symbolic Substitution )
한국통신학회 학술대회논문집
1992 .01
-
기호치환을 이용한 1-비트 광가산기 구현 ( Implementation of Optical 1-bit Adder Using Symbolic Substitution )
한국통신학회 광전자공학 학술회의
1993 .01
-
기호치환을 이용한 1-비트 광 가산기 구현 ( Implementation of Optical 1-bit Adder using Symbolic Substitution )
대한전자공학회 학술대회
1993 .01
-
1 - 비트 기호치환 가산기의 광학적인 구현 ( Optical Implementation for 1 - bit Symbolic Substitution Adder )
전자공학회논문지-A
1994 .08
-
칩 면적이 작고 동작속도가 빠른 32 비트 가산기 설계 및 구현 ( Design and Implementation of a 32 Bit Adder having Fast Performance and Small Size )
대한전자공학회 학술대회
1997 .01
-
고속 연산을 위한 64bit 가산기의 설계 ( Design of high speed 64bit adder )
대한전자공학회 학술대회
1998 .07
-
고속 연산을 위한 64bit 가산기의 설계
대한전자공학회 학술대회
1998 .06
-
결합 공간 부호화 방법을 이용한 두 단계 변형부호화자리수 가산기 구현
전자공학회논문지-SD
2001 .11
-
새로운 동적 CMOS 논리 설계방식을 이용한 고성능 32비트 가산기 설계 ( Design of a High-Speed 32-Bit Adder Using a New Dynamic CMOS Logic )
전자공학회논문지-A
1996 .03
-
혼합 가산기를 위한 부가산기의 순서와 비트 할당 연구
대한전자공학회 학술대회
2006 .11
-
Triple rail-coding 입력과 기호치환을 이용한 변형부호화자리수 가산기 구현
한국통신학회 광전자공학 학술회의
1999 .05
-
고성능 가산기의 최적화 연구
한국통신학회논문지
2004 .05
-
SUM 선택신호 발생 방식을 이용한 64-BIT 가산기의 설계 ( Sum-Selector Generation Algorithm Based 64-Bit Adder Design )
대한전자공학회 학술대회
1997 .07
-
SUM 선택신호 발생 방식을 이용한 64-bit 가산기의 설계
대한전자공학회 학술대회
1997 .06
-
SUM 선택신호 발생 방식을 이용한 64-bit 가산기의 설계 ( Sum-Selector Generation Algorithm based 64-bit Adder Design )
전자공학회논문지-D
1998 .01
-
가변 크기 셀을 이용한 저전력 고속 16비트 ELM 가산기 설계 ( A Design of High Speed and Low Power 16bit-ELM Adder Using Variable-Sized Cell )
전자공학회논문지-C
1998 .08
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데이터 전송 효율을 고려한 4비트행×4비트열 2 바이트 문자 부호화 규칙에 관한 연구
한국항행학회논문지
2011 .01
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Bootstrapped CMOS Differential Logic 기술을 채용한 Near-VTH Supply에서 동작하는 64-Bit Adder 설계
대한전자공학회 학술대회
2008 .06
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[광파 및 양자전자] Triple rail-coding 입력과 기호치환을 이용한 변형부호화자리수 가산기 구현
전자공학회논문지-SD
2004 .06
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