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논문 기본 정보

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저널정보
한국통신학회 한국통신학회논문지 한국통신학회논문지 제29권 5A호
발행연도
2004.5
수록면
554 - 565 (12page)

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본 논문에서는 단일 클락 사이클과 다중 클락 사이클에 수행되는 여러 가산기를 구현하고 area와 time을 비교한다. 가산기의 크기를 64, 128, 256-비트로 다양화 시키면서, 특히 하이브리드 구조의 가산기느 소그룹을 4, 8, 16-비트로 나누어서 group / ungroup으로 합성을 하여 비교하였다. 제안된 가산기들은 Verilog-HDL을 이용하여 하향식 설계 방법으로 구현되었다. Cadence의 Verilog-XL을 이용하여 설계된 가산기와 behavioral model을 이용한 가산기의 출력이 일치하는지를 비교하여 검증하였다. 검증된 모델은 삼성 0.35um 3.3(V) CMOS standard cell 라이브러리를 이용하여 합성되었으며, 최악 조건 2.7(V), 85(℃)에서 동작하였다. 스마트 카드 IC의 Crypto-Processor에 사용할 수 있는 최적화된 가산기는 64-비트를 기준으로 할 때, group으로 합성된 16-비트 캐리 예측 가산기르 기반으로 하는 리플 캐리 가산기(RCA_CLA)이다. 이 가산기는 198(MHz)의 속도로 동작하며, 게이트 수는 nand2 게이트 기준으로 약 967개이다.






목차

요약

ABSTRACT

Ⅰ.서론

Ⅱ.단일 클락 사이클 구조와 다중 클락 사이클 구조 비교

Ⅲ.제안된 가산기의 알고리듬 및 구현

Ⅳ.합성 결과

Ⅴ.최적화된 가산기의 적용 사례

Ⅵ.결론

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