조합 논리 회로의 경로 지연 고장 검출을 위한 가중화 임의 패턴 테스트 기법 ( A Weighted Random Pattern Testing Technique for Path Delay Fault Detection in Combinational Logic Circuits )

허용민 ,  임인칠

전자공학회논문지-A

1995 .12

조합 논리 회로의 경로 지연고장 검출을 위한 효율적인 가중화 임의 패턴 생성 방법 ( An Efficient Weighted Random Pattern Generation Method for Detection of a Path Delay Fault in a Combinational Logic Circuits )

이광훈 ,  안철회 ,  이재웅 외 7명

대한전자공학회 학술대회

1995 .01

신호선의 상관관계를 고려한 개선된 테스트용이도 분석 알고리즘

김윤홍

한국산학기술학회 논문지

2003 .03

유전알고리즘을 이용한 조합회로용 테스트패턴의 고장검출률 향상 ( Fault Coverage Improvement of Test Patterns for Combinational Circuit using a Genetic Algorithm )

박휴찬

Journal of Advanced Marine Engineering and Technology (JAMET)

1998 .09

신경회로망을 이용한 조합 논리회로의 테스트 생성 ( Test Generation for Combinational Logic Circuits Using Neural Networks )

김영우 ,  임인칠

전자공학회논문지-A

1993 .09

CMOS 회로의 Stuck-open 고장검출을 위한 로보스트 테스트 생성 ( Robust Test Generation for Stuck-Open Faults in CMOS Circuits )

정준모 ,  임인칠

전자공학회논문지

1990 .11

순차 회로를 위한 효율적인 지연 고장 테스트 알고리듬

허경희 ,  강용석 ,  강성호

대한전기학회 학술대회 논문집

1999 .11

신경회로망을 이용한 조합 논리회로의 테스트 생성 ( Automatic Test Generation for combinational Logic Circuits Using Neural Networks )

김근수 ,  신종훈 ,  하상진 외 5명

대한전자공학회 학술대회

1992 .11

내장된 자체 테스트에서 경로 지연 고장 테스트를 위한 새로운 가중치 계산 알고리듬 ( New Weight Generation Algorithm for Path Delay Fault Test Using BIST )

허윤 ,  강성호

전자공학회논문지-SD

2000 .06

조합회로에 대한 고장 진단 검사신호 생성 ( Diagnostic Test Pattern Generation for Combinational Circuits )

박영호 ,  민형복 ,  이재훈 외 1명

전자공학회논문지-C

1999 .09

학습 정보를 이용한 테스트 용이도 척도의 계산

김지호 ,  배두현 ,  송오영 외 2명

전자공학회논문지-SD

2004 .05

경로 대수를 이용한 MOS 조합 논리 회로의 고장검출

이주희 ,  이홍주 ,  허용민 외 2명

한국정보과학회 학술발표논문집

1988 .04

RTL 회로를 위한 테스트 용이도 기반 비주사 설계 기법

김성일 ,  양선웅 ,  김문준 외 3명

정보과학회논문지 : 시스템 및 이론

2003 .02

조합회로에 대한 계층 구조적 테스트 패턴 생성 알고리듬의 비용 모델 ( A Cost Model of Hierarchical Automatic Test Pattern Generation Algorithm for Combinational Logic Circuits )

민형복

전자공학회논문지-A

1991 .12

순차 회로의 효율적인 지연 고장 검출을 위한 새로운 테스트 알고리듬 및 스캔 구조

許璟會 ,  康容碩 ,  姜成昊

전자공학회논문지-SD

2000 .11

논리회로의 고장진단을 위한 퍼지테스트생성 기법

조재희 ,  강성수 ,  김용기

한국지능시스템학회 학술발표 논문집

1996 .11

반도체 집적회로의 고장 가능성에 기초한 테스트 패턴 생성 ( Test Pattern Generation on the basis of Fault Probability in Semiconductor Integrated Circuits )

박은화 ,  조계철 ,  김상국 외 2명

대한전자공학회 학술대회

1995 .07

반도체 집적회로의 고장 가능성에 기초한 테스트 패턴 생성

김상국 ,  박은화 ,  최태용 외 1명

대한전자공학회 학술대회

1995 .06

경로지연고장의 효율적인 동시성 고장시뮬레이션

손윤식 ,  이인학 ,  박준 외 6명

한국정보과학회 학술발표논문집

1993 .10

CMOS회로의 고장 검출을 위한 테스트 생성 알고리즘

김윤홍 ,  이재민 ,  한석붕 외 2명

대한전자공학회 학술대회

1986 .12