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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제39권 제4호
발행연도
2002.4
수록면
26 - 34 (9page)

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본 논문에서는 반도체 공정 중, 토포그래피 시뮬레이션을 수행함에 있어서, 기존의 셀 모델을 수정하여, 소요되는 메모리의 양을 최소화하는 셀 전진 모델을 개발하였다. 셀 전진 모델은, 전체 시뮬레이션 영역은 물질 정보만으로 나타내지며, 표면의 셀들만으로 리스트가 구성되고, 리스트에 표면 진화 계산에 필요한 정보가 저장된다. 개발된 시뮬레이터는 해석적 모델과 몬테카를로 모델을 이용하여 식각 공정에 있어서 입사 이온 분포가 계산되며, 단위 공정뿐만아니라 공정 순서도에 따라 적층 캐패시터 또는 디램 셀(DRAM cell) 제조 공정과 같은 통합 공정을 수행한다. 개발된 시뮬레이터를 이용하여 디램 셀 제조 공정 시뮬레이션을 수행하였을 경우에, 소요된 셀은 5,440,500(130×155×270)개였고, 메모리 양은 22MB에 불과하였다.

목차

Ⅰ. 서 론

Ⅱ. 3차원 토포그래피 진화 알고리즘 개발 및 구현

Ⅲ. 시뮬레이션

Ⅳ. 결 론

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