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한국전자파학회 한국전자파학회논문지 한국전자파학회논문지 제15권 제2호
발행연도
2004.2
수록면
134 - 139 (6page)

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40 Gb/s 광 수신기용 클락 복원회로를 설계 및 제작하였다. 클락 복원회로는 전치 증폭기, 다이오드를 이용한비선형 회로, 대역통과 필터, 클락 증폭기로 구성되어 있다. 40 Gb/s클락 복원회로를 제작하기에 앞서 10 Gb/s클락 복원회로를 제작, 측정하였다. 40 Gb/s 클락 복원회로에 -10 dBm의 40 Gb/s NRZ 신호를 입력하였을 때, 비선형 회로를 통과한 후에 40 GHz의 클락이 출력 전력 -20 dBm으로 복원되었다. 비선형 회로를 통과하여 복원된 클락은 협대역 필터를 통과하고, 증폭되게 된다. 제작된 클락 복원회로는 클락의 지터를 감소시키고, 더욱 안정화 시키기 위하여 위상 동기 회로의 입력으로 사용되게 된다.

목차

요약

Abstract

Ⅰ. 서론

Ⅱ. 10 Gb/s 클락 복원회로 설계 및 구현

Ⅲ. 40 Gb/s 클락 복원회로 설계 및 안정화

Ⅳ. 결론

참고문헌

참고문헌 (3)

참고문헌 신청
, 2000. , Design considerations and performance requirements for high speed driver amplifiers google schola , jul.2000. , Clock Recovery At Gigabit-per- second Data rates google schola , sep.1999. , Design and Characterization of a 10 Gb, s Clock and Data Recovery Circuit Implemented with Phase-Locked Loop 21 (3) google schola

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