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논문 기본 정보
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- 저널정보
- Korean Institute of Information Scientists and Engineers 한국정보과학회 학술발표논문집 한국정보과학회 1990년도 가을 학술발표논문집 제17권 제2호
- 발행연도
- 1990.10
- 수록면
- 455 - 458 (4page)
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본 논문에서는 RISC 프로세서를 위한 On-Chip Instruction Cache Memory의 설계에 대하여 논하였다.
본 On-Chip Instruction Cache는 그 크기가 512 byte이고 direct-mapped cache이며, 총 16개의 block을 가지고 있고 각 block은 8개의 sub-block으로 나뉘어져 sub-block 단위의 전송을 한다. Cache의 크기가 비교적 작고, sub-block 단위의 전송에 따른 예상되는 miss 율의 증가는 2-단계 cache 전략과, miss 시 fetch-back-3-word ’ 방법을 사용함으로써 완화 시킬 수 있으리라 기대된다. 본 cache는 128 × 32 bit 의 Instruction Array와 16 × 32 bit 의 Tag Array 가 모두 CMOS SRAM 으로 구성되었으며, direct-mapping 방식이므로 non-overlapped 2 phase clock 동안 빠른 miss/hit detect 및 명령어 접근이 가능하다. 이의 구현은 SUN workstation 상의 layout tool 인 Magic 으로 2-μ rule 공정 규칙에 따라 layout 하였다.
본 On-Chip Instruction Cache는 그 크기가 512 byte이고 direct-mapped cache이며, 총 16개의 block을 가지고 있고 각 block은 8개의 sub-block으로 나뉘어져 sub-block 단위의 전송을 한다. Cache의 크기가 비교적 작고, sub-block 단위의 전송에 따른 예상되는 miss 율의 증가는 2-단계 cache 전략과, miss 시 fetch-back-3-word ’ 방법을 사용함으로써 완화 시킬 수 있으리라 기대된다. 본 cache는 128 × 32 bit 의 Instruction Array와 16 × 32 bit 의 Tag Array 가 모두 CMOS SRAM 으로 구성되었으며, direct-mapping 방식이므로 non-overlapped 2 phase clock 동안 빠른 miss/hit detect 및 명령어 접근이 가능하다. 이의 구현은 SUN workstation 상의 layout tool 인 Magic 으로 2-μ rule 공정 규칙에 따라 layout 하였다.
목차
요약
Ⅰ. 서론
Ⅱ. RISC 용 On - Chip Cache Memory
Ⅲ. Instruction Cache 설계사양
Ⅳ. Instruction Unit의 내부 블럭들
Ⅴ. 결론
Ⅵ. 참고문헌
참고문헌 (0)
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