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논문 기본 정보
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- 저자정보
- 저널정보
- 대한전자공학회 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications ITC-CSCC : 2008
- 발행연도
- 2008.7
- 수록면
- 577 - 580 (4page)
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This paper presents a novel technique to balance the delays in a combinational logic circuit for an equal delay circuit design. The delay balancing technique relies on a gain based delay model and the availability of a continuous size delay elements library. Based on the concept of logical effort in very large scale integrated circuits in the deep submicron era, our proposed technique attempts to minimize a delay difference of combinational logic circuits. Delay balancing tools based on our proposal are developed, and the effectiveness of tools is evaluated. Experimental results show that our proposal achieves 9.96% delay variations on average in combinational logic circuits.
목차
Abstract
1. Introduction
2. Concept of Gain based Delay Balancing
3. Experimental Results
4. Conclusion
Acknowledgement
References
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