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본 연구에서는 0.5 ㎛ 급 다결정 실리콘 박막 트랜지스터를 제작하고 이를 최적화 했다. 실험 결과, 비정질 실리콘을 증착 후 저온 어닐링을 통해 보다 큰 grain 크기를 가지는 active 영역을 형성하는 것이 소자의 SS(Subthreshold Swing), DIBL(Drain Induced Barrier Lowering), 그리고 on-current의 성능 향상을 가져온다는 것을 확인 할 수 있었다. 또한 이를 바탕으로 SONOS 플래시 메모리를 제작하였으며 그 특성을 분석했다. 게이트로부터 전자의 back tunneling 현상을 억제함과 동시에 제작한 소자가 원활한 program/erase 동작을 하기 위해서는 O/N/O 두께의 최적화가 필요하다. 따라서 시뮬레이션을 통해 이를 분석하고 O/N/O 두께를 최적화 하여 SONOS 플래시 메모리의 특성을 개선하였다. 제작한 소자는 2.24 V의 threshold voltage(Vth) memory window를 보였으며 메모리 동작을 잘 하는 것을 확인 할 수 있었다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 0.5 μm 급 poly-Si 박막트랜지스터의 최적 공정 확보
Ⅲ. SONOS 플래시 메모리 소자의 개발 및 최적화
Ⅳ. 제작한 소자의 hump 특성 분석
Ⅴ. 결론
참고문헌
참고문헌 (22)
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1. [학술대회논문] - S. Lai / 2008 / Non-Volatile Memory Technologies: The Quest for Ever Lower Cost / IEDM Tech. Dig : 11 ~ 16
2. [학술대회논문] - K. Kim / 2007 / The Future Outlook of Memory Devices / Proc. 37th Eur. Solid State Device Res. Conf. (ESSDRC) : 47 ~
3. [학술대회논문] - H. Tanaka / 2007 / Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory / VLSI Symp. Tech. Dig : 14 ~ 15
4. [학술대회논문] - Y. Fukuzumi / 2007 / Optimal Integration and Characteristics of Vertical Device for Ultra-high Density, Bit-Cost Scalable Flash Memory / IEDM Tech. Dig : 499 ~ 452
5. [학술대회논문] - J. Kim / 2008 / Novel 3-D Structure for Ultra High Density Flash Memory with VRAT (Vertical-Recess-Array- Transistor) and PIPE (Planarized Integration on the same PlanE) / VLSI Symp. Tech. Dig : 122 ~ 123
2. [학술대회논문] - K. Kim / 2007 / The Future Outlook of Memory Devices / Proc. 37th Eur. Solid State Device Res. Conf. (ESSDRC) : 47 ~
3. [학술대회논문] - H. Tanaka / 2007 / Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory / VLSI Symp. Tech. Dig : 14 ~ 15
4. [학술대회논문] - Y. Fukuzumi / 2007 / Optimal Integration and Characteristics of Vertical Device for Ultra-high Density, Bit-Cost Scalable Flash Memory / IEDM Tech. Dig : 499 ~ 452
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