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저널정보
한국전기전자학회 전기전자학회논문지 전기전자학회논문지 제8권 제2호
발행연도
2004.12
수록면
172 - 180 (9page)

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본 논문에서는 다치 논리회로를 구현하는 방식 중 전압 모드 방식에서 Down-literal circuit(DLC)의 다중 문턱전압 성질을 이용하여 유한체 상에서 모든 항의 계수가 존재하는 기약 다항식에 대한 승산 알고리즘(AOTP)을 적용한 병렬 입-출력 모듈 구조의 승산기의 회로를 제안하였다. 3치 입력 신호가 인가되는 승산기는 뉴런모스 DLC를 이용하여 모듈화되고, 모듈에서 변환된 3치 입력 신호를 Pass 게이트를 통해서 선택하는 방식으로 승산 및 가산 게이트를 구현하였다. 설계된 승산기의 회로들은 +3V의 단일 공급 전원에서 N-well double-poly four-metal CMOS 공정의 모델 파라미터를 사용하여 모의실험이 수행되었다. 모의실험 결과를 통하여 승산기는 샘플링 레이트가 3MHz, 소비전력은 , 출력은 이내의 전압레벨을 유지하는 것을 알 수 있다.
#Down Literal Circuit #Multiple-Valued Logic #Neuron MOS #Parallel Multiplier

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[학술지(정기간행물)] - C. S. Yeh / apr.1984. / Systolic Multipliers for Finite Fields GF 33 : 357 ~ 360 google schola [학술지(정기간행물)] - P. A. Scott / / A fast multiplier for GF sac-4 google schola [학술지(정기간행물)] - E.D. Mastrovito / / VLSI Architectures for Multiplication Over Finite Field GF : 297 ~ 6 309 google schola [학술지(정기간행물)] - E.D. Mastrovito / 1991. / VLSI Architectures for Computation in Galois Fields Dept. of Electrical Eng. google schola [학술지(정기간행물)] - B. Sunar / May1999. / Mastrovito Multiplier for All Trinomials c-48 : 522 ~ 527 google schola

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