A Simple Static Noise Margin Model of MOS CML Gate in CMOS Processes

Q: 이 논문에서 정의한 노이즈 마진이란 무엇인가?

논리 회로의 신뢰성을 측정하는 지표로, DC 이득과 로직 스윙의 함수로 표현된다. 특히 딥 서브미크론 CMOS 공정에서는 소자 불일치로 인해 논리 신뢰성이 저하되며, 이를 정확하게 반영하기 위해 공정 의존적인 파라미터가 고려된 모델로 정의된다.

Q: 딥 서브미크론 CMOS 공정에서 MCML 게이트의 노이즈 마진을 정확하게 모델링하는 방법은 무엇인가?

연구 결과, 공정 의존적인 보정 상수인 알파 값을 도입한 NM 방정식을 통해 모델링 정확도를 높일 수 있다. 특히 알파 값을 0.5로 설정했을 때 최신 CMOS 공정에서 모델링 오차를 4% 미만으로 줄여 논리 신뢰성을 정밀하게 예측할 수 있다.

Hocheol Jeong; Jaehyun Kang; Kang-Yoon Lee; Minjae Lee

학술저널

저자정보: Hocheol Jeong (Gwangju Institute of Science and Technology) Jaehyun Kang (Gwangju Institute of Science and Technology) Kang-Yoon Lee (Sungkyunkwan University) Minjae Lee (Gwangju Institute of Science and Technology)

저널정보: 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.17 No.3

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This paper presents a simple noise margin (NM) model of MOS current mode logic (MCML) gates especially in CMOS processes where a large device mismatch deteriorates logic reliability. Tradeoffs between speed and logic reliability are discussed, and a simple yet accurate NM equation to capture process-dependent degradation is proposed. The proposed NM equation is verified for 130-㎚, 110-㎚, 65-㎚, and 40-㎚ CMOS processes and has errors less than 4% for all cases.

#Noise margin #MOS CML gate #reliability #variability #robust CML design

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