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차세대 반도체로 각광받고 있는 CNTFET은 기존 MOSFET의 Source와 Drain 사이에 CNT를 배치하여 그 성능을 향상시킬 수 있는 구조를 가지고 있으나, 다양한 CNT 배치로 인한 CNTFET의 구조적 변화는 소자 성능에 대한 해석의 복잡도를 증가시켜, 공정 편차가 반도체 소자 성능에 미치는 영향을 분석하고자 할 때, 기존의 MOSFET에 비해 보다 많은 계산을 요구하는 문제점을 가지고 있다. 이러한 문제점은 공정편차 분석에 필요한 시뮬레이션 시간을 급격하게 증가시키고 기존 툴(tool)로 분석할 수 없는 경우를 포함하고 있어 CNTFET으로 회로를 디자인 하는데 중요한 걸림돌로 작용하고 있다. 본 연구에서는 시뮬레이션의 급격한 증가를 해결하기 위한 방법으로서 기존 Linear Programming이 활용될 수 있음을 보이고 그 효과에 대해 자세히 논의하고자 한다. 시뮬레이션 결과 CNT 최대 배치수가 6에서 12까지 증가할 때, Linear Programming 방법은 시뮬레이션 횟수를 약 2.5배 감소시킬 수 있음을 보이고 있다.
목차
Abstract
요약
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 결론
References
참고문헌 (10)
참고문헌 신청
[학술지(정기간행물)] - P. R. Yasasvi Gangavarapu. / 2017 / Graphene Electrodes as Barrier-Free Contacts for Carbon Nanotube Field-Effect Transistors / IEEE Transactions on Electron Devices 64 : 4335 ~ 4339
[학술지(정기간행물)] - J. Deng / 2007 / A Compact SPICE Model for Carbon-Nanotube Field-Effect Transistors Including Nonidealities and Its Application - Part I: Model of the Intrinsic Channel Region / IEEE Transactions on Electron Devices 54 : 3186 ~ 3194
[학술지(정기간행물)] - J. Deng / 2007 / A compact SPICE model for carbon nanotube field effect transistors including non-idealities and its application-Part II: Full device model and circuit performance benchmarking / IEEE Transactions on Electron Devices 54 : 3195 ~ 3205
[학술지(정기간행물)] - J. Zhang / 2012 / Carbon nanotube robust digital VLSI / EEE Transactions on Computer-Aided Design of Integrated Circuits 31 (4) : 453 ~ 471
[학술지(정기간행물)] - Patil N / 2008 / Design methods for misaligned and mispositioned carbon nanotube immune circuits / IEEE Transaction on Computer Aided Design of Integrated Circuits and Systems 27 : 1725 ~ 1736
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