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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 한국정보통신학회JICCE Journal of information and communication convergence engineering Journal of information and communication convergence engineering Vol.19 No.3
- 발행연도
- 2021.9
- 수록면
- 175 - 179 (5page)
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Enhancing the reliability of the system is important for recent system-on-chip (SoC) designs. This importance has led to studies on fault diagnosis and tolerance. Fault-injection (FI) techniques are widely used to measure the fault-tolerance capabilities of resilient systems. FI techniques suffer from limitations in relation to environmental conditions and system features. Moreover, a hardware-based FI can cause permanent damage to the target system, because the actual circuit cannot be restored. Accordingly, we propose a simulation-based FI framework based on the Verilog Procedural Interface for measuring the failure rates of SoCs caused by soft errors. We execute five benchmark programs using an ARM Cortex M0 processor and inject soft errors using the proposed framework. The experiment has a 95% confidence level with a ±2.53% error, and confirms the reliability and feasibility of using proposed framework for fault analysis in SoCs.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. SYSTEM MODEL
Ⅲ. EXPERIMENT
Ⅳ. CONCLUSIONS
REFERENCES
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