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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2021.9
- 수록면
- 9 - 15 (7page)
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최근 반도체 소자의 소형화는 물리적 한계에 봉착했으며, 이를 극복하기 위한 방법 중 하나로 반도체 소자를수직으로 쌓는 3D 패키징이 활발하게 개발되었다. 3D 패키징은 TSV, 웨이퍼 연삭, 본딩의 단위공정이 필요하며, 성능향상과 미세피치를 위해서 구리 본딩이 매우 중요하게 대두되고 있다. 본 연구에서는 대기중에서의 구리 표면의 산화방지와 저온 구리 본딩에 티타늄 나노 박막이 미치는 영향을 조사하였다. 상온과 200oC 사이의 낮은 온도 범위에서 티타늄이구리로 확산되는 속도가 구리가 티타늄으로 확산되는 속도보다 빠르게 나타났고, 이는 티타늄 나노 박막이 저온 구리 본딩에 효과적임을 보여준다. 12 nm 티타늄 박막은 구리 표면 위에 균일하게 증착되었고, 표면거칠기(Rq)를 4.1 nm에서3.2 nm로 낮추었다. 티타늄 나노 박막을 이용한 구리 본딩은 200oC에서 1 시간 동안 진행하였고, 이후 동일한 온도와 시간 동안 열처리를 하였다. 본딩 이후 측정된 평균 전단강도는 13.2 MPa이었다.
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참고문헌 (25)
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P. Ramm / 2003 / 3D System Integration Technologies / Mat. Res. Soc. Symp. Proc. 766:E5.6.1
S. E. Kim / 2015 / Wafer level Cu-Cu direct bonding for 3D integration / Microelectron. Eng. 137:158~163
서한결 / 2020 / Cu-SiO2 하이브리드 본딩 / 마이크로전자 및 패키징학회지 27(1):17~24
K. Banerjee / 2001 / 3-D ICs : A Novel Chip Design for Improving Deep-Submicrometer Interconnect Performance and Systems-on-Chip Integration / Proc. IEEE 89(5):602~633
K. N. Chen / 2005 / Copper Bonded Layers Analysis and Effects of Copper Surface Conditions on Bonding Quality for Three-Dimensional Integration / J. Electron. Mater. 34(12):1464~1467
S. E. Kim / 2015 / Wafer level Cu-Cu direct bonding for 3D integration / Microelectron. Eng. 137:158~163
서한결 / 2020 / Cu-SiO2 하이브리드 본딩 / 마이크로전자 및 패키징학회지 27(1):17~24
K. Banerjee / 2001 / 3-D ICs : A Novel Chip Design for Improving Deep-Submicrometer Interconnect Performance and Systems-on-Chip Integration / Proc. IEEE 89(5):602~633
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