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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.23 No.3
- 발행연도
- 2023.6
- 수록면
- 149 - 161 (13page)
- DOI
- 10.5573/JSTS.2023.23.3.149
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The heat problem has become one of the crucial factors in three-dimensional integrated circuit (3D-IC) design. Thermal gradient and imbalanced distribution may cause uncertainty of clock skew and performance degradation in clock tree synthesis (CTS). In this work, a method based on random forest for thermal variation consideration is proposed for 3D-CTS. Firstly, the training data is generated from the thermal information of each clock tree element. Then, complex thermal effects are calculated from trained data and applied to each step of CTS. Experimental results verify the effectiveness of our prediction algorithm with mean square error (MSE) 0.004 and mean absolute error (MAE) 0.059. Runtime is reduced by 80% on average compared to the existing method with thermal profiling. As a result, the clock skew is more reliable by our approach.
목차
Abstract
I. INTRODUCTION
II. BACKGROUND & MOTIVATION
III. RANDOM FOREST BASED THERMAL PREDICTION FOR 3D-CTS
IV. EXPERIMENTAL RESULTS
V. CONCLUSIONS
REFERENCES
참고문헌 (22)
참고문헌 신청
D. K. Oh, et al, "Thermal-aware 3D Symmetrical Buffered Clock Tree Synthesis," in ACM Trans. on Design Automation of Electronic Systems (TODAES), vol. 24, no. 3, pp. 1-22, May., 2019.
F. W. Chen, and T. Hwang. "Clock-tree synthesis with methodology of reuse in 3D-IC," in ACM Journal on Emerging Tech. in Computing Systems (JETC), vol. 10, no. 3, pp. 1-22, April. 2014.
Yang Fan, et al. "Time-efficient and TSV-aware 3D gated clock tree synthesis based on self-tuning spectral clustering," in IEEE 60th Int. MWSCAS. 2017, pp. 1200-1203.
Todri, Aida, et al. "A study of tapered 3-D TSVs for power and thermal integrity," in IEEE Trans. on VLSI Sys., vol. 21, no. 2, pp. 306-319, Feb. 2012.
Zhou, Quan, et al. "An accurate detailed routing routability prediction model in placement," in 2015 6th ASQED. IEEE, pp. 119-122.
F. W. Chen, and T. Hwang. "Clock-tree synthesis with methodology of reuse in 3D-IC," in ACM Journal on Emerging Tech. in Computing Systems (JETC), vol. 10, no. 3, pp. 1-22, April. 2014.
Yang Fan, et al. "Time-efficient and TSV-aware 3D gated clock tree synthesis based on self-tuning spectral clustering," in IEEE 60th Int. MWSCAS. 2017, pp. 1200-1203.
Todri, Aida, et al. "A study of tapered 3-D TSVs for power and thermal integrity," in IEEE Trans. on VLSI Sys., vol. 21, no. 2, pp. 306-319, Feb. 2012.
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