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이용수
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이번 연구에서 우리는 게이트 산화막을 형성하기 위해 Si을 증착한 후 산화시킨 SiC MOSFET의 전기적 특성을 연구했다. 고품질의 Si/SiO₂ 계면을 제작하기 위해 얇은 Si 층을 SiC epi 층 위에 약 20 ㎚을 증착한 후 산화하여 게이트 산화막을 약 55 ㎚로 형성했다. SiC를 산화하여 게이트 산화막을 제작한 소자와 계면 트랩 밀도, 온저항, 전계-효과 이동도의 측면에서 비교했다. 위 소자는 향상된 계면 트랩 밀도 (~8.18 × 10<SUP>11</SUP> eV<SUP>-1</SUP>㎝<SUP>-2</SUP>), 전계-효과 이동도 (27.7 ㎠/V·s), 온저항 (12.9 mΩ·㎠)을 달성하였다.
목차
Abstract
요약
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 결론
References
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