SOC 테스트를 위한 효율적인 코어 테스트 Wrapper 설계 기법

김문준; 장훈

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자료유형: 학술저널

저자정보: 김문준 장훈

저널정보: Korean Institute of Information Scientists and Engineers 정보과학회논문지 : 시스템 및 이론 정보과학회논문지 : 시스템 및 이론 제31권 제3·4호

발행연도: 2004.4

수록면: 160 - 169 (10page)

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IC 집적기술이 고도로 발달하면서 출현한 SOC(System On a Chip)는 미리 설계된 코어를 재 사용하는 모듈러 기법을 회로 설계 과정에 도입시켰고, 따라서 테스트 설계에도 모듈러 기법이 도입되었다. 이러한 SOC 테스트에 소요되는 비용의 최소화를 위해서는, SOC 테스트 구조의 핵심 구성요소인 코어 테스트 wrapper의 테스트 시간과 테스트 면적을 동시에 최적화 시킬 수 있는 설계 기법이 필요하다. 본 논문에서는 최소 비용의 SOC 테스트를 위한 효율적인 코어 테스트 wrapper 설계 기법을 제안한다. 본 논문에서 제안하는 기법은 기존의 기법들이 각기 가지고 있는 장점들을 하나로 취합하고 더욱 발전시킴으로써 필드에서 실제적으로 사용될 수 있는 효율적인 코어 테스트 wrapper 설계 기법이다.

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[학술지(정기간행물)] - / / Testing embedded core-based system chips 32 (6) : 52 ~ 60

[학술지(정기간행물)] - / 2001 / Test wrapper and test access mechanism co-optimization for system-on-chip : 1023 ~ 1032

[학술지(정기간행물)] - / 1999 / Towards a Standard for Embedded Core Test: An Example, : 616 ~ 627

[학술지(정기간행물)] - / 1998. / A Structured Test Re-Use Methodology for Systems on Silicon : 294 ~ 302

[학술지(정기간행물)] - / 1999 / Preliminary Outline of the IEEE P1500 Scalable Architecture for Testing Embedded Cores

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김문준

소속기관 숭실대학교 대학원 컴퓨터학과

주요연구분야 공학 > 컴퓨터학 공학 > 전기전자공학 > 전자공학

논문수 9 이용수 253

장훈

소속기관 현대자동차

주요연구분야 공학 > 기계공학 > 자동차공학 공학 > 전기전자공학 > 전자공학

논문수 85 이용수 4,149

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