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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제41권 제9호
발행연도
2004.9
수록면
97 - 106 (10page)

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본 논문에서는 내장 코어 기반 SOC의 테스트를 위한 새로운 테스트 전략을 제안한다. SOC 테스트는 전체 테스트 시간을 얼마나 줄일 수 있는가에 따라서 그 성능을 평가할 수있다. SOC를 구성하는 코어에 대한 테스트 시간은 코어에 구성된 테스트 래퍼 구조에 의해서 결정되며, 테스트 래퍼는 TAM을 사용하기 때문에 결국 TAM에 할당되어 있는 스캔 체인의 길이에 의해서 결정된다. 따라서 SOG 설계 단계에서 테스트를 고려한 설계가 이뤄져야 하며 효율적인 테스트를 위해서는 테스트 전략을 잘 세워야 한다. 기존의 테스트 기법은 모두 SOE 전체 TAM 라인들을 몇 개의 그룹으로 나누고 코어에 할당된 스캔 체인들을 TAM 라인에 적절히 분배해서 코어의 테스트 시간과 SOC 전체의 테스트 시간을 모두 최소화 할 수 있는 구조를 만드는 방법이었다. 하지만 이는 NP 문제로 모든 조합에 대한 시도를 통해서 최적의 결과를 찾는 것이 불가능하다. 본 논문에서는 이 문제에 대한 새로운 방법을 제안하고 그 효율성을 증명한다.

목차

요약

Abstract

Ⅰ.서론

Ⅱ.기존 연구

Ⅲ.새롭게 제안하는 SOC 테스트 시간 단축을 위한 테스트 전략

Ⅳ.실험 결과

Ⅴ.결론

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