재구성 가능한 시스템 칩 테스트 제어기술의 개발

김태식; 민병우; 박성주

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자료유형: 학술저널

저자정보: 김태식 민병우 박성주

저널정보: 대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제41권 제8호

발행연도: 2004.8

수록면: 621 - 628 (8page)

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여러 개의 IP 코아로 구성원 SoC(System-on-a-Chip)를 위해, 테스트 래퍼와 스캔 체인의 다양한 연결구성이 가능한 테스트 기술이 제안되고 있다. 본 논문에서는, 테스트 래퍼와 스캔 체인을 효과적으로 재구성하며 테스트 할 수 있는 새로운 SoC 테스트 접근 기법을 소개한다. IEEE 1149 1 및 P1500 기반의 테스트 래퍼를 위해 테스트 래퍼 제어기인 WCLM(Wrapped Core Linking Module)과, WCLM과 맞물려 코아 내부의 스캔 체인에 효과적으로 접근 가능한 TAM(Test Access Mechnism) 구조를 제안한다.

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[학술지(정기간행물)] - Y. Zorian / Jun2002 / Guest editor's introduction: what is infrastructure IP 19 : 3 ~ 5

[학술지(정기간행물)] - Y. Zorian / 1998. / Testing Embedded-core-based System Chips : 130 ~ 143

[학술지(정기간행물)] - Erik Jan Marinissen / 1998. / A Structured and Scalable Mechanism for Test Access to Embedded Reusa -ble Cores : 284 ~ 293

[학술지(정기간행물)] - V. Iyengar / 2001. / Test Wrapper and Test Access Mechanism Co -Optimization for System-on-Chip : 1023 ~ 1032

[학술지(정기간행물)] - M. Benabdenebi / 2001. / Testing TAPed cores and wrapped cores with the same test access mechanism : 150 ~ 155

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