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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第46卷 第6號
발행연도
2009.6
수록면
48 - 51 (4page)

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20 ㎓ 이하의 주파수 범위에서 저잡음 증폭기의 성능지수를 최대화하기 위해 65 ㎚ RF CMOS 기술을 이용하여 제작된 입력 트랜지스터의 바이어스 전압과 폭을 최적화 하였다. 만일 13 ㎓ 보다 동작 주파수가 높을 경우, 보다 높은 이득을 확보하기 위해 2단 증폭기의 적용이 필요하였다. 또한 5 ㎓ 보다 낮을 경우, 제한된 범위 내에서의 전력소모를 제어하기 위해, 입력 트랜지스터의 게이트와 소스사이의 추가적인 커패시터를 삽입하였다. 본 논문은 20 ㎓ 이하에서 동작하는 1단 LNA의 전반적인 성능을 검토하였고, 본 접근법은 다른 CMOS LNA 설계 기술에 적용가능하다.

목차

요약
Abstract
Ⅰ. Introduction
Ⅱ. Design optimization of LNA
Ⅲ. Discussion
Ⅳ. Conclusions
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