Modified Booth 곱셈기를 위한 고성능 파이프라인 구조

김수진; 조경순

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자료유형: 학술저널

저자정보: 김수진 조경순

저널정보: 대한전자공학회 전자공학회논문지-SD 電子工學會論文誌第46卷 SD編第12號

발행연도: 2009.12

수록면: 36 - 42 (7page)

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이 논문의 연구 히스토리 (2)

2009

Modified Booth 곱셈기를 위한 고성능 파이프라인 구조

김수진 , 조경순 전자공학회논문지-SD 2009.12 학술저널

파이프라인 기법을 이용한 고성능 modified Booth 곱셈기 설계

김수진 , 조경순 대한전자공학회 학술대회 2009.11 학술대회자료

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본 논문은 modified Booth 곱셈기를 위한 고성능 파이프라인 구조를 제안하고 있다. 제안하는 곱셈기 회로는 곱셈 속도를 향상시키기 위해 가장 널리 사용되는 기술인 modified Booth 알고리즘과 파이프라인 구조에 기반을 두고 있다. 최적의 파이프라인 곱셈기를 구현하기 위해 많은 실험이 수행되었다. 파이프라인의 단 수가 증가할수록 회로 속도 향상율이 회로 크기 증가율보다 더 크며, 파이프라인 레지스터를 적절한 위치에 삽입하는 것이 중요하다는 사실이 실험 결과를 통해 확인되었다. 제안하는 modified Booth 곱셈기 회로를 Verilog HDL로 설계하였으며 0.13㎛ 표준 셀 라이브러리를 이용하여 게이트 수준 회로로 합성하였다. 합성된 회로는 다른 곱셈기들에 비해 좋은 성능을 나타내었으며, ㎓ 범위에서 동작할 수 있으므로 광통신 시스템과 같은 극히 높은 성능을 필요로 하는 응용 시스템에서 사용될 수 있다.

#곱셈기 #파이프라인 구조 #고성능 #modified Booth 알고리즘

참고문헌 (14)

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1. [학술지(정기간행물)] - Wen-Chang Yeh / 2000 / High-speed Booth Encoded Parallel Multiplier Design / IEEE Trans. on Computers 49 (7) : 692 ~ 701

2. [학술지(정기간행물)] - Jung-Yup Kang / 2006 / A Simple High-speed Multiplier Design / IEEE Trans.on Computers,vol.55,issue 10,pp.1253-1258,Oct 55 (10) : 1253 ~ 1258

3. [학술지(정기간행물)] - Shiann-Rong Kuang / 2009 / Modified Booth Multipliers with A Regular Partial Product Array / IEEE Trans. on Circuit and Systems 56 (5) : 404 ~ 408

4. [학술대회논문] - Li-rong Wang / 2008 / A Well-structured Modified Booth Multiplier Design / IEEE International Symposium on VLSI Design, Automation and Test : 85 ~ 88

5. [학술대회논문] - A. A. Khatibzadeh / 2005 / A 1.8V 1.1GHz Novel Digital Multiplier / Cadadian Conference on Electrical and Computer Engineering : 686 ~ 689

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