소스제어 4T 메모리 셀 기반 소신호 구동 저전력 SRAM

정연배; 김정현

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자료유형: 학술저널

저자정보: 정연배 (경북대학교) 김정현 (하이닉스반도체)

저널정보: 대한전자공학회 전자공학회논문지-SD 電子工學會論文誌第47卷 SD編第3號

발행연도: 2010.3

수록면: 7 - 17 (11page)

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본 논문은 4-트랜지스터 래치 셀을 이용한 저전력향 신개념의 SRAM을 제안한다. 4-트랜지스터 메모리 셀은 종래의 6-트랜지스터 SRAM 셀에서 access 트랜지스터를 제거한 형태로, PMOS 트랜지스터의 소스는 비트라인 쌍에 연결되고 NMOS 트랜지스터의 소스는 두개의 워드라인에 각각 연결된다. 동작시 워드라인에 일정크기의 전압을 인가할 때 비트라인에 흐르는 전류를 감지하여 읽기동작을 수행하고, 비트라인 쌍에 전압차이를 두고 워드라인에 일정크기의 전압을 인가하여 쓰기동작을 수행한다. 이는 공급전압 보다 낮은 소신호 전압으로 워드라인과 비트라인을 구동하여 메모리 셀의 데이터를 저장하고 읽어낼 수 있어서 동작 소비전력이 적다. 아울러 셀 누설전류 경로의 감소로 인해 대기 소모전력 또한 개선되는 장점이 있다. 0.18-㎛ CMOS 공정으로 1.8-V, 16-kbit SRAM test chip을 제작하여 제안한 회로기술을 검증하였고, 칩 면적은 0.2156 ㎟이며 access 속도는 17.5 ns 이다. 동일한 환경에서 구현한 종래의 6-트랜지스터 SRAM과 비교하여 읽기동작시 30 % 쓰기동작시 42 % 동작소비전력이 적고, 대기전력 또한 64 % 적게 소비함을 관찰하였다.

#SRAM #memory #4-transistor cell #power dissipation

참고문헌 (13)

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1. [인터넷자원] - / / http://public.itrs.net.

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4. [학술지(정기간행물)] - R.E.Aly / 2007 / Low-power cache design using 7T SRAM cell / IEEE Trans.on Circuits and Systems-Ⅱ:Express Briefs 54 (4) : 318 ~ 322

5. [학술지(정기간행물)] - S.Cosemans / 2007 / A low-power embedded SRAM for wireless applications / IEEE J.Solid-State Circuits 42 (7) : 1607 ~ 1617

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