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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2016.2
- 수록면
- 120 - 131 (12page)
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본 논문에서는 back-gate bias 전압인 VNN (Negative Voltage)을 이용하여 5V의 MV (Medium Voltage) 소자만 이용하여 FN (Fowler-Nordheim) tunneling 방식으로 write하는 MTP cell을 사용하여 512비트 MTP IP를 설계하였다. 사용된 MTP cell은 CG(Control Gate) capacitor, TG(Tunnel Gate) transistor와 select transistor로 구성되어있다. MTP cell size를 줄이기 위해 TG transistor와 select transistor를 위한 PW(P-Well)과 CG capacitor를 위한 PW2개만 사용하였으며, DNW(Deep N-Well)은 512bit MTP cell array에 하나만 사용하였다. 512비트 MTP IP 설계에서는 BGR을 이용한 voltage regulator에 의해 regulation된 V1V (=1V)의 전압을 이용하여 VPP와 VNN level detector를 설계하므로 PVT variation에 둔감한 ±8V의 pumping 전압을 공급할 수 있는 VPP와 VNN 발생회로를 제안하였다.
목차
요약
Abstract
1. 서론
2. 회로 설계
3. 모의실험 및 측정 결과
4. 결론
REFERENCES
참고문헌 (10)
참고문헌 신청
[보고서] - / 2010 / Analysis of the Status Quo in the Power Semiconductor
[기타자료] - H. S. Chun / 2009 / Market Outlook and Domestic and Global Development Trend for Power Semiconductor / IITA Weekly Technology Trends
[학술지(정기간행물)] - 박헌 / 2015 / PMIC용 저면적 Dual Port eFuse OTP 메모리 IP 설계 / 한국정보전자통신기술학회 논문지 8 (4) : 310 ~ 318
[학술지(정기간행물)] - Y. N. Yu / 2012 / Design of 256 bit Single-Poly MTP Memory Based on BCD Process / J. Cent. South Univ. Technol 19 (12) : 3460 ~ 3467
[학술지(정기간행물)] - J. H. Jang / 2015 / Design of MTP IP for PMIC : 143 ~ 146
[기타자료] - H. S. Chun / 2009 / Market Outlook and Domestic and Global Development Trend for Power Semiconductor / IITA Weekly Technology Trends
[학술지(정기간행물)] - 박헌 / 2015 / PMIC용 저면적 Dual Port eFuse OTP 메모리 IP 설계 / 한국정보전자통신기술학회 논문지 8 (4) : 310 ~ 318
[학술지(정기간행물)] - Y. N. Yu / 2012 / Design of 256 bit Single-Poly MTP Memory Based on BCD Process / J. Cent. South Univ. Technol 19 (12) : 3460 ~ 3467
[학술지(정기간행물)] - J. H. Jang / 2015 / Design of MTP IP for PMIC : 143 ~ 146
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