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자료유형
학술저널
저자정보
Jianwei Liu (University of Macau) Chi-Hang Chan (University of Macau) Sai-Weng Sin (University of Macau) Seng-Pan U (Analog & Mixed-Signal (AMS) VLSI) Rui Paulo Martins (University of Macau)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.16 No.4
발행연도
2016.8
수록면
395 - 404 (10page)

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A 6-bit 3.4 GS/s flash ADC in a 65 ㎚ CMOS process is reported along with the proposed 4x time-domain interpolation technique which allows the reduction of the number of comparators from the conventional 2<SUP>N</SUP>-1 to 2<SUP>N-2</SUP> in a N-bit flash ADC. The proposed scheme effectively achieves a 4x interpolation factor with simple SR-latches without extra clocking and calibration hardware overhead in the interpolated stage where only offset between the 2<SUP>N-2</SUP> comparators needs to be calibrated. The offset in SR-latches is within ±0.5 LSB in the reported ADC under a wide range of process, voltage supply, and temperature (PVT). The design considerations of the proposed technique are detailed in this paper. The prototype achieves 3.4 GS/s with 5.4-bit ENOB at Nyquist and consumes 12.6 ㎽ power at 1 V supply, yielding a Walden FoM of 89 fJ/conversion-step.
#Flash ADC #time comparator #4x time-domain interpolation #SR-latch

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. ADC ARCHITECTURE
Ⅲ. PROPOSED 4X TIME-DOMAIN INTERPOLATION
Ⅳ. MEASUREMENT RESULTS
Ⅴ. CONCLUSIONS
REFERENCES

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