Though-silicon-via를 사용한 3차원 적층 반도체 패키징에서의 열응력에 관한 연구

황성환; 김병준; 정성엽; 이호영; 주영창

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자료유형: 학술저널

저자정보: 황성환 김병준 정성엽 이호영 주영창

저널정보: 한국마이크로전자및패키징학회 마이크로전자 및 패키징학회지 마이크로전자 및 패키징학회지 제17권 제1호

발행연도: 2010.1

수록면: 69 - 73 (5page)

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Through-silicon-via (TSV)를 포함하고 있는 3차원 적층 반도체 패키지에서 구조적 변수에 따른 열응력의 변화를 살펴보기 위하여 유한요소해석을 수행하였다. 이를 통하여 TSV를 포함하고 있는 3차원 적층 반도체 패키지에서 웨이퍼 간 접합부의 지름, TSV 지름, TSV 높이, pitch 변화에 따른 열응력의 변화를 예측하였다. 최대 von Mises 응력은TSV의 가장 위 부분과 Cu 접합부, Si, underfill 계면에서 나타났다. TSV 지름이 증가할 때, TSV의 가장 위 부분에서의von Mises 응력은 증가하였다. Cu 접합부 지름이 증가할 때, Si과 Si 사이의 Cu 접합부가 Si, underfill과 만나는 부분에서 von Mises 응력이 증가하였다. Pitch가 증가할 때에도, Si과 Si 사이의 Cu 접합부가 Si, underfill과 만나는 부분에서von Mises 응력이 증가하였다. 한편, TSV 높이는 von Mises 응력에 크게 영향을 미치지 못하였다. 따라서 TSV 지름이작을수록, 그리고 pitch가 작을수록 기계적 신뢰성은 향상되는 것으로 판단된다.

#Through-Silicon-Via #TSV) #Stacked-Wafers Package #Finite Element Analysis #FEA) #Thermal Stress #Reliability

참고문헌 (13)

참고문헌 신청

C. J. Smithells / 1967 / Metals Reference Book / Butterworths : 686 ~ 708

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