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논문 기본 정보

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학술저널
저자정보
유창현 (건국대학교) 김현우 (건국대학교) 선윤근 강명곤 (한국교통대학교) 전종욱 (건국대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제58권 제4호(통권 제521호)
발행연도
2021.4
수록면
9 - 17 (9page)
DOI
10.5573/ieie.2021.58.4.9

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이 논문의 연구 히스토리 (2)

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반도체 디바이스의 미세화가 지속적으로 진행됨에 따라 FinFET 또는 gate-all-around(GAA)구조와 같은 3차원 구조로 발전하고 있다. 하지만 미세화가 진행될수록 소자의 단위면적당 발열량이 증가하고 있고, 3차원 구조는 기존의 planar MOSFET에 비해 채널에서 발생하는 열을 방출하기가 더 어렵다. 물질의 크기가 작아지면서 열전도율이 나빠져 self-heating effect(SHE)가 심화되고 있다. 따라서 3차원 반도체 소자 구조의 SHE에 대한 연구가 활발히 진행되고 있다. 이 논문에서는 3㎚ 이하의 기술에서 사용될 유력한 후보인 multi-nanosheet field effect transistor(NSFET)의 다양한 공정 옵션을 변경하여 연구를 수행하였다. 이전의 SHE 연구는 주로 디바이스의 FEOL 내부 공정 옵션에 대한 것이었다. 하지만 이 논문에서는 패키징 방식과 BEOL 유전체 재료 및 bottom oxide의 도입 유무에 따른 SHE를 연구하였다. NSFET을 시뮬레이션하기 위해 3D TCAD 소프트웨어를 사용하였으며, 패키지 방식에 따른 열적 경계조건을 고려하였다. 연구 결과 bottom oxide는 나노 시트 채널에서 발생하는 열이 substrate로 방출되는 것을 막아 채널의 SHE으로 인한 최대온도 상승 값(△T<SUB>max</SUB>)을 높인 것으로 확인되었다. 반면 패키징 타입을 face-down으로 할 경우와 BEOL 유전물질의 열전도율이 높을수록 R<SUB>th</SUB>와 △T<SUB>max</SUB>의 정도가 작아지는 것으로 확인되었다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 시뮬레이션 환경 설정
Ⅲ. 시뮬레이션 결과
Ⅳ. 결론
REFERENCES

참고문헌 (21)

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