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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.21 No.2
- 발행연도
- 2021.4
- 수록면
- 101 - 108 (8page)
- DOI
- 10.5573/JSTS.2021.21.2.101
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This paper proposes a novel protection circuit based on a silicon-controlled rectifier (SCR) to prevent electrostatic discharge (ESD) at low voltages. The proposed device consists of an additional NPN parasitic bipolar transistor operated via application of an N+ diffusion region and a well breakdown voltage, to reduce the high trigger voltage caused by the well breakdown voltage of the existing SCR structure. Furthermore, the proposed device exhibits an improved trigger voltage, holding voltage, and dynamic resistance component when compared with existing parasitic PNP bipolar transistors. The proposed ESD protection circuit was manufactured using a 0.18 μm bipolar-CMOS-DMOS; it exhibited a significant improvement in electrical characteristics such as trigger voltage (8.1 V) and holding voltage (3.55 V), according to the results of transmission line pulse measurement. Hence, it is deemed to be suitable for 5-V-class applications.
목차
Abstract
I. INTRODUCTION
II. PROPOSED ESD PROTECTION CIRCUIT
III. MEASUREMENT RESULTS
V. CONCLUSIONS
REFERENCES
참고문헌 (16)
참고문헌 신청
C. Y. Lin, Y. H. Wu, and M. D. Ker, “Low-Leakage and Low-Trigger-Voltage SCR Device for ESD Protection in 28-nm High-k Metal Gate CMOS Process,” IEEE Electron Device Letter, vol. 37, no. 11, pp. 286-288, 2016.
J. Zheng, Y. Han, H. Wong, B. Song, S. Dong, F. Ma, L. Zhong, “Robust and area-efficient nLDMOS-SCR with waffle layout structure for high-voltage ESD protection,” IEEE Electronics Letter, vol. 48, no. 25, pp. 1629-1630, 2012.
K. I. Do, B. S. Lee and Y. S. Koo, “Study on 4H-SiC GGNMOS Based ESD Protection Circuit With Low Trigger Voltage Using Gate-Body Floating Technique for 70-V Applications”, IEEE Electron Device Letters, vol. 40, no. 2, pp. 283-286, 2019.
M.-D. Ker and C.-C. Yen, “Investigation and design of on-chip power rail ESD clamp circuits without suffering latch up-like failure during system-level ESD test,” IEEE J. Solid-State Circuits, vol. 43, no. 11, pp. 2533-2345, 2008.
K. I. Do, B. S. Lee and Y. S Koo, “A New Dual-Direction SCR With High Holding Voltage and Low Dynamic Resistance for 5 V Application,” IEEE Journal of the Electron Devices Society, vol. 7, pp. 601-605, 2019.
J. Zheng, Y. Han, H. Wong, B. Song, S. Dong, F. Ma, L. Zhong, “Robust and area-efficient nLDMOS-SCR with waffle layout structure for high-voltage ESD protection,” IEEE Electronics Letter, vol. 48, no. 25, pp. 1629-1630, 2012.
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