MOSFET에서 다결정 실리콘 게이트 막의 도핑 농도가 신뢰성에 미치는 영향

박근형

doi:https://doi.org/10.4313/JKEM.2018.31.2.74

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저자정보: 박근형 (충북대학교)

저널정보: 한국전기전자재료학회 전기전자재료학회논문지 전기전자재료학회논문지 제31권 제2호

발행연도: 2018.2

수록면: 74 - 79 (6page)

DOI: https://doi.org/10.4313/JKEM.2018.31.2.74

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In this report, the results of a systematic study on the effects of polycrystalline silicon gate depletion on thereliability characteristics of metal-oxide semiconductor field-effect transistor (MOSFET) devices were discussed. Thedevices were fabricated using standard complimentary metal?oxide semiconductor (CMOS) processes, whereinphosphorus ion implantation with implant doses varying from 1013 to 5×1015 cm-2 was performed to dope thepolycrystalline silicon gate layer. For implant doses of 1014/cm2 or less, the threshold voltage was increased with theformation of a depletion layer in the polycrystalline silicon gate layer. The gate-depletion effect was more pronouncedfor shorter channel lengths, like the narrow-width effect, which indicated that the gate-depletion effect could be used tosolve the short-channel effect. In addition, the hot-carrier effects were significantly reduced for implant doses of 1014/cm2or less, which was attributed to the decreased gate current under the gate-depletion effects.

#MOSFET #Reliability #Gate depletion effect

참고문헌 (7)

참고문헌 신청

P. Habas / 1990 / Solid State Electron. 33:1539

C. H. Choi / 2002 / IEEE Trans. Electron Dev. 49:1227

N. Rodriguez / 2007 / IEEE Trans. Electron Dev. 54:723

R. Dutta / 2012 / Proc. 2012 5th International Conference on Computers and Devices for Communication (CODEC) :1

N.C.C. Lu / 1983 / IEEE Trans. Electron Dev. 30:137

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