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박준우 (고려대학교) 이혜영 (고려대학교) 신채현 (고려대학교) 박종선 (고려대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2023년도 대한전자공학회 하계학술대회 논문집
발행연도
2023.6
수록면
134 - 138 (5page)

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This paper presents a charge-sharing-based SRAM computing memory macro with in-memory reference voltage generation. To support the BNN"s XNOR operation efficiently, a chargesharing- based 12T SRAM bit-cell is proposed. Additionally, an analog-to-digital converter (ADC) has been used to read out the analog computing value to digital value, which occupies a large portion of the chip area. To reduce the conventional ADC"s hardware cost, we utilize the reference array for generating the reference voltage in the memory. This also supports adaptive reference voltage generation according to the weight pattern. The 256×80 SRAM Compute-inmemory macro test chips are fabricated in 28-nm FD-SOI process. The proposed SRAM macro is measured at a supply voltage of 0.9V with a throughput of 8192 GOPS, energy efficiency of 1153 TOPS/W, and area efficiency of 38 TOPS/㎟.

목차

Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험결과
Ⅳ. 결론
참고문헌

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