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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.24 No.3
- 발행연도
- 2024.6
- 수록면
- 218 - 225 (8page)
- DOI
- 10.5573/JSTS.2024.24.3.218
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Digital circuits have been usually evaluated on FPGA for the functional verification before the chip design due to the very expensive fabrication cost. However, SRAM-based processing-in-memory array typically activates multiple wordlines, which is different from the operational principle of the conventional SRAMs. When the evaluation of digital circuits is performed in FPGA, SRAMs are replaced by BRAMs, but it is impossible to change the behavior of the BRAMs, which makes it difficult to verify the analog processing-in-memory concepts using FPGAs. In this paper, we analyze the methods to evaluate the digital SRAM processing-in-memory hardware accelerators on FPGA.
목차
Abstract
I. INTRODUCTION
II. PRELIMINARIES
III. FUNCTIONAL VERIFICATION ON FPGA FOR DIGITAL SRAM PIM
IV. RESULTS
V. CONCLUSION
REFERENCES
참고문헌 (9)
참고문헌 신청
Y.-D. Chih et al.: “An 89TOPS/W and 16.3TOPS/mm2 All-Digital SRAM-Based Full-Precision Compute-In Memory Macro in 22nm for Machine-Learning Edge Applications,” IEEE International Solid-State Circuits Conference (2021) 252.
H. Fujiwara et al.: “A 5-nm 254-TOPS/W 221-TOPS/mm2 Fully-Digital Computing-in-Memory Macro Supporting Wide-Range Dynamic-Voltage-Frequency Scaling and Simultaneous MAC and Write,” IEEE International Solid-State Circuits Conference (2022) 186.
S. Ryu et al.: “BitBlade: Energy-efficient variable bit-precision hardware accelerator for quantized neural networks,” IEEE Journal of Solid-State Circuits (2022).
M. Nazemi et al.: “NullaNet: Training deep neural networks for reduced-memory-access inference,” arXiv (2018).
S. Biookaghazadeh et al., “Toward multi-FPGA acceleation of the neural networks,” ACM Journal on Emerging Technologies in Computing Systems (2021) 1.
H. Fujiwara et al.: “A 5-nm 254-TOPS/W 221-TOPS/mm2 Fully-Digital Computing-in-Memory Macro Supporting Wide-Range Dynamic-Voltage-Frequency Scaling and Simultaneous MAC and Write,” IEEE International Solid-State Circuits Conference (2022) 186.
S. Ryu et al.: “BitBlade: Energy-efficient variable bit-precision hardware accelerator for quantized neural networks,” IEEE Journal of Solid-State Circuits (2022).
M. Nazemi et al.: “NullaNet: Training deep neural networks for reduced-memory-access inference,” arXiv (2018).
S. Biookaghazadeh et al., “Toward multi-FPGA acceleation of the neural networks,” ACM Journal on Emerging Technologies in Computing Systems (2021) 1.
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