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이상욱 (포항공과대학교) 정진수 (포항공과대학교) 박종서 (포항공과대학교) 조건렬 (포항공과대학교) 이승환 (포항공과대학교) 이준종 (포항공과대학교) 안용환 (포항공과대학교) 김민찬 (포항공과대학교) 백록현 (포항공과대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2024년도 대한전자공학회 추계학술대회 논문집
발행연도
2024.11
수록면
44 - 48 (5page)

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본 연구에서는 실리콘 나노시트 전계효과 트랜지스터(NSFET)에서 소자 간 최소 간격과 성능 향상을 동시에 달성하기 위해, 소자 절연을 위한 패터닝된 유전체 벽 (PDW)을 적용한 소자 구조를 세계 최초로 제안하였다. NSFET은 gate extension (GE), gate cut (GC)을 위해 넓은 소자간 간격이 요구되어 소자 간의 간격 축소에 한계가 있다. 반면, N-/P 형 트랜지스터 간의 간격을 축소하기 위해 제안된 포크시트 트랜지스터 (FSFET)는 유전체 벽과 접한 채널에 게이트가 형성되지 않으며, 유전체 벽과 접한 소스/드레인에는 실리사이드가 형성되지 않아 전기적 특성이 저하된다. 이 문제를 해결하기 위해 각 소자 사이마다 PDW를 도입한 소자를 처음으로 제안하였다. PDW라는 구조적 특징은 트랜지스터 간 간격을 크게 감소시켰으며 게이트-올-어라운드 채널과 wrap-around contact 형성을 가능하게 하여 전기적 특성을 개선하였다. PDW-NSFET는 동일한 유효 채널 너비에서 NSFET 대비 21.48%, FSFET 대비 12.04%의 cell height (CH)를 축소하는 매우 뛰어난 면적 감소 효과를 보였다. 또한 축소된 CH에서 RC delay를 NSFET 대비 15.2%, FSFET 대비 6.4% 개선시키는 뛰어난 성능 개선 효과 역시 입증하였다. PDW-NSFET은 단순한 마스크 공정 삽입으로 구현가능 하기 때문에 뛰어난 로직 공정 호환성이 있으며, 이를 통해 차세대 2nm 이하 노드로직 어플리케이션의 초고성능 및 초고집적을 요구하는 로직 디바이스로 널리 활용될 수 있을 것으로 기대된다.

목차

초록
I. 서론
II. 실험 방법
III. 본론
IV. 결론 및 향후 연구 방향
참고문헌

참고문헌 (0)

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