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논문 기본 정보

자료유형
학술대회자료
저자정보
Jae-Wook Yoo (INHA University) Dong-Kyun Kim (INHA University) Jin-Ku Kang (INHA University)
저널정보
대한전자공학회 대한전자공학회 ISOCC ISOCC 2009 Conference
발행연도
2009.11
수록면
528 - 531 (4page)

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이 논문의 연구 히스토리 (3)

2011

A CMOS 5.4/3.24-Gbps Dual-Rate CDR with Enhanced Quarter-Rate Linear Phase Detector
Jae-Wook Yoo ,  Tae-Ho Kim ,  Dong-Kyun Kim 외 1명 [ETRI] ETRI Journal 2011.10 학술저널

2009

A 5.4Gbps/3.24Gbps Dual-rate CDR with Strengthened Up/Down Pulse Ratio
Jae-Wook Yoo ,  Dong-Kyun Kim ,  Jin-Ku Kang 대한전자공학회 ISOCC 2009.11 학술대회자료
5.4Gbps/3.24Gbps Dual-rate CDR with Quarter-rate Linear Phase Detector
Jae-Wook Yoo ,  Tae-Ho Kim ,  Kwang-Su Ko 외 1명 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications 2009.07 학술대회자료

초록· 키워드

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This paper describes a clock and data recovery (CDR) circuit that supports dual data rates of 5.4Gbps and 3.24Gbps for DiaplayPort1.2 sink device. The proposed CDR uses a quarter-rate linear phase detector (PD). A charge pump is designed to compensate the different up & down pulse width of the PD and to reduce the current mismatch and powerconsumption. The proposed PD strengthens the up/down pulse ratio to 5:4. The simulated peak-to-peak jitter is reduced to 7.715ps from 25.16ps of the conventional approach at 5.4Gbps. A voltage-controlled oscillator (VCO) is designed for changing the operating frequency of quarter-rate clock with a “Mode” switching control. This work is designed based on 0.18μm CMOS process. Simulation shows the power consumption is 117mW from a 1.8V supply.
#component #Clock and data recovery (CDR) #Quarter-rate linear Phase Detector (PD) #Charge pump (CP) #DisplayPort

목차

Abstract
I. INTRODUCTION
II. SYSTEM ARCHITECTURE
III. BUILDING BLOCKS DESIGN
IV. SIMULATION RESULTS
V. CONCLUSION
ACKNOWLEDGMENT
REFERENCES

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