10 nm이하 비대칭 이중게이트 MOSFET의 하단 게이트 전압에 따른 터널링 전류 분석

정학기

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자료유형: 학술저널

저자정보: 정학기 (군산대학교)

저널정보: 한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제19권 제1호

발행연도: 2015.1

수록면: 163 - 168 (6page)

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본 연구에서는 10 nm이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 하단 게이트 전압에 대한 터널링 전류(tunneling current)의 변화에 대하여 분석하고자한다. 단채널 효과를 감소시키기 위하여 개발된 다중게이트 MOSFET중에 비대칭 이중게이트 MOSFET는 채널전류를 제어할 수 있는 요소가 대칭형의 경우보다 증가하는 장점을 지니고 있다. 그러나 10nm 이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 경우, 터널링 전류에 의한 차단전류의 증가는 필연적이다. 본 연구에서는 차단전류 중에 터널링 전류의 비율을 계산함으로써 단채널에서 발생하는 터널링 전류의 영향을 관찰하고자 한다. 포아송방정식을 이용하여 구한 해석학적 전위분포와 WKB(Wentzel-Kramers-Brillouin) 근사를 이용하여 터널링 전류를 구하였다. 결과적으로 10 nm이하의 채널길이를 갖는 비대칭 이중게이트 MOSFET에서는 하단 게이트 전압에 의하여 터널링 전류가 크게 변화하는 것을 알 수 있었다. 특히 채널길이, 상하단 산화막 두께 그리고 채널두께 등에 따라 매우 큰 변화를 보이고 있었다.

#비대칭 이중게이트 #터널링 전류 #포아송방정식 #하단 게이트 전압 #WKB 근사 #asymmetric double gate #tunneling current #Poisson equation #bottom gate voltage #WKB approximation

참고문헌 (9)

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S. Neha / 2014 / A Short-Channel Commom Double-Gate MOSFET Model Adapted to Gate Oxide Thickness Asymmetry / IEEE Trans. on Electron Devices 61(8):2732~2737

C. Ferney / 2012 / Accurate Calculation of Gate Tunneling Current in Double-Gate and Single-Gate SOI MOSFET Through Gate Dielectric Stacks / IEEE Trans. on Electron Devices 59(10):2589~2596

G. Brad / 2014 / Fin Shape Impact on FinFET Leakage With Application to Multithreshold and Ultralow-Leakage FinFET Design / IEEE Trans. on Electron Devices 61(8):2738~2744

C. Li / 2014 / Subthreshold behavior models for short-channel Junctionless Tri-material Cylindrical Surrounding-Gate MOSFET / Microelectronics Reliability 54(6):1274~1281

Z. Ding / 2011 / An analytical model for channel potential and subthreshold swing of the symmetric and asymmetric double-gate MOSFETs / Microelectronics J 42:515~519

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