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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2024.11
- 수록면
- 362 - 366 (5page)
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This paper presents a novel 8-bit approximate adder that utilizes approximation in the lower 4 bits. To address accuracy issues caused by approximation errors, the design incorporates dual carry-out and carry-in Full Adders (FAs) along with Error Reduction Units (ERUs). The proposed adder design is implemented in 8 × 8 Wallace multipliers to design approximate multipliers and applied to image processing tasks. The advantages of the design are demonstrated through improvements in delay, power, area efficiency, and superior image processing results. In terms of MED, the multiplier using DCAA w/ ERU_max shows a 65.5% improvement compared to SARA. For PAD, multiplier using DCAA w/ ERU_max achieves a 5.5% improvement over SARA and a 14.4% improvement over RCA. Regarding PSNR, the multiplier using DCAA w/ ERU_max demonstrates a 49.8% improvement compared to SARA[1].
목차
Abstract
I. Introduction
II. Proposed 8-bit Approximate Adder Design
III. Multiplier Architecture and Proposed Methodology
IV. Data Analysis
V. Image Application
VI. Conclusion
References
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