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Korean Institute of Information Scientists and Engineers 한국정보과학회 학술발표논문집 한국정보과학회 1993년도 봄 학술발표논문집 제20권 제1호
발행연도
1993.4
수록면
639 - 642 (4page)

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본 논문에서는 직렬 스캔 설계방식의 테스트 시간과 테스트 핀의 오버헤드를 크게 줄일 수 있는 효율적인 테스터블 회로 설계 방식을 제안한다. 제안한 방식은 레지스터들의 배열을 스캔 레지스터 가중치에 기초하여 구성하고, 주어진 회로의 테스트 세션을 제안한 휴리스틱 알고리듬을 사용하여 제어 테스트 세션으로 재구성함으로써 전체 테스트 시간과 부가 하드웨어를 최소화한다. 멀티플렉서와 제어 신호를 사용하여 재구성된 세션을 수행하는 단일 스캔 경로(single scan path)를 형성함으로써, 기존의 방시고가는 달리 각 세션마다 스캔 데스트하는 경로를 다르게 구성한다. 따라서 전체 회로의 테스트 시간과 부가되는 테스트 하드웨어가 줄어든다.

목차

요약

Ⅰ. 서론

Ⅱ. 스캔 테스트

Ⅲ. 제어 신호를 사용하는 스캔 알고리듬

Ⅳ. 적용예 및 검토

Ⅴ. 결론

[참고문헌]

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