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반도체 메모리의 Built-In Self Test ( BIST )
전자공학회지
1992 .05
입력신호 그룹화 방법에 의한 BIST의 테스트 시간 감소 ( Test Time Reduction of BIST by Primary Input Grouping Method )
전자공학회논문지-SD
2000 .08
A New Hardware Efficient Interconnect BIST
대한전자공학회 ISOCC
2005 .10
플래시 메모리를 위한 유한 상태 머신 기반의 프로그래머블 자체 테스트
전자공학회논문지-SD
2007 .06
혼합 모드 BIST 테스트 패턴 생성기
전기학회논문지
1998 .07
효율적인 캐쉬 테스트 알고리듬 및 BIST 구조 ( An Effective Cache Test Algorithm and BIST Architecture )
전자공학회논문지-C
1999 .12
VHDL 구조적 레벨에서 효율적인 BIST 설계 기법
한국통신학회 학술대회논문집
2001 .07
분할 및 병렬 처리 방법에 의한 BIST의 테스트 시간 감소
전기학회논문지 D
2000 .06
고장 모델 기반 메모리 BIST 회로 생성 시스템 설계
전자공학회논문지-SD
2005 .02
스캔 분할 기법을 이용한 저전력 Test-Per-Scan BIST
대한전자공학회 학술대회
2003 .07
P1838 표준의 Memory BIST를 재활용 한 3차원으로 적층 된 플랫 메모리 자체 테스트 기법
한국통신학회 학술대회논문집
2015 .01
1.8GHz 고주파 전단부의 결함 검사를 위한 새로운 BIST 회로
전자공학회논문지-TC
2005 .06
연상 메모리를 위한 BIST 회로 설계에 관한 연구 ( A Study on design BIST Circuit for Content Addressable Memory )
한국통신학회 학술대회논문집
1996 .01
An Efficient BIST Architecture for Boards with Multiple Scan Chains
ICVC : International Conference on VLSI and CAD
1997 .01
메모리 테스트를 위한 BIST 기술
전자공학회지
1995 .12
A New Low Power BIST Architecture Based on Probability Models
대한전자공학회 ISOCC
2007 .10
An Area Efficient Programmable Built-In Self-Test for Embedded Memories Using an Extended Address Counter
대한전자공학회 ISOCC
2010 .11
데이터 패스 메가셀을 위한 BIST 구조
대한전자공학회 학술대회
1998 .11
데이터 패스 메가셀을 위한 BIST 구조 ( BIST Architecture for Datapath Megacells )
대한전자공학회 학술대회
1998 .11
BIST structure based on new Random Access Scan architecture for Low Power Scan Test
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2009 .07
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