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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2008.11
- 수록면
- 192 - 195 (4page)
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Within-die variations are increasing with technology scaling, resulting in similarly designed SRAM cells show different delays at different parts of the same chip. We optimally choose higher threshold voltage (V<SUB>th</SUB>) and/or gate-oxide thickness (T<SUB>ox</SUB>) for SRAM transistors so as to reduce leakage consequently, cells delay increases, but due to within-die variation, only some (not all) of them violate original timing of the SRAM array, and hence, we can compensate them by adding redundancies. In this paper we present two types of redundancy: spare cache ways for caches, and spare rows/columns for general SRAM arrays.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. OUR APPROACH: REDUNDANCY FOR LOWER POWER
Ⅲ. ANALYTICAL MODEL OF TIMING YIELD
Ⅳ. OPTIMIZATION ALGORITHMS
Ⅴ. EXPERIMENTAL RESULTS
Ⅵ. SUMMARY AND CONCLUSIONS
REFERENCES
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