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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2006.11
- 수록면
- 431 - 434 (4page)
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In this paper, a low voltage SRAM utilizing V<SUB>SS</SUB> controlling leakage current reduction scheme is described. To achieve maximum efficiency, this scheme is applied to cell array, cell power decoder and local row decoder which are occupying 97% of leakage current in conventional SRAM. A 256-Kb embedded SRAM has been implemented in a 0.18 ㎛ CMOS technology. Compared with conventional SRAM, leakage current is reduced to 1/10 due to reverse bias effect in a standby mode without penalty of speed (20㎱ cycle) in the active mode.
목차
Abstract
Ⅰ. 서론
Ⅱ. SRAM 설계 개요
Ⅲ. 메모리 Core 설계
Ⅳ. 모의실험 결과
Ⅴ. 결론
참고문헌
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