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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제40권 제1호
발행연도
2003.1
수록면
72 - 79 (8page)

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회로의 설계기술, 공정기술의 발달로 회로의 복잡도가 증가하고 있으며 대용량 메모리의 수요도 급격하게 증가하고 있다. 이렇듯 메모리의 용량이 커질수록 테스트는 더더욱 어려워지고, 테스트에 소요되는 비용도 점차 증가하여 테스트가 칩 전체에서 차지하는 비중이 커지고 있다. 따라서 짧은 시간에 수율을 향상시킬 수 있는 효율적인 테스트 알고리듬에 대한 연구가 중요하게 여겨지고 있다. 본 논문에서는 단일 포트 메모리의 고장을 검출하는데 가장 보편적으로 사용되는 March C- 알고리듬을 바탕으로 하여 이를 보완하고, 추가되는 테스트 길이 없이 단일 포트 메모리뿐만 아니라 이중 포트 메모리에서 발생할 수 있는 모든 종류의 고장이 고려되어 이중 포트 메모리에서도 적용 가능한 효과적인 테스트 알고리듬을 제안한다.

목차

Ⅰ. Introduction

Ⅱ. 기존 연구

Ⅲ. 이중 포트 메모리를 위한 테스트 알고리듬

Ⅳ. 성능평가

Ⅴ. 결론

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