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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.22 No.3
- 발행연도
- 2022.6
- 수록면
- 133 - 138 (6page)
- DOI
- 10.5573/JSTS.2022.22.3.133
이용수
초록· 키워드
At 77 Kelvin, it was found that the weak cells with large gate-induced drain leakage current are quite localized in six weak rows out of the entire 524,288 rows of a 8 Gb DRAM chip. By replacing the six weak rows, the DRAM retention time was increased from 8 to 4096 seconds at 77 Kelvin. Because this retention time is over 64,000 times longer than the JEDEC retention-time specification of 0.064 seconds, the DRAM refresh power can be reduced to a negligible level at the data center. To achieve this, the DRAM controller was modified to find weak rows by using three different data patterns at power-on reset and a reserved row of DRAM is used when access to a weak row address occurs during the normal operation.
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목차
- Abstract
- I. INTRODUCTION
- II. MEASUREMENT OF RETENTION TIME AT ROOM TEMPERATURE AND 77 KELVIN
- III. WEAK ROW REPLACEMENT
- IV. MEASUREMENT RESULTS
- V. CONCLUSIONS
- REFERENCES
참고문헌
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