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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2008.6
- 수록면
- 43 - 48 (6page)
이용수
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일반적으로 자체 테스트 동작은 입력 벡터들 사이에 상호 연관성이 없기 때문에 더 많은 전력을 소비하는 것으로 알려져있다. 이러한 점은 회로에 손상을 유발할 뿐 아니라 배터리 수명에도 악영향을 미치기 때문에 반드시 해결되어야 할 과제 중 하나이다. 이를 위해 본 논문에서는 새로운 방식의 BIST(Built-In Self Test) 구조를 제안하여 테스트 동작에서의 천이를 감소시키고, 이를 통해 전력소모를 줄이고자 한다. 제안하는 구조에서는 LFSR(Linear Feedback Shift Register)을 통해 생성되는 pseudo-random 테스트 벡터가 스캔 경로로 들어가기 전에 3 bit씩 모아 더 적은 천이를 가지는 4 bit의 패턴으로 변형한다. 이러한 변형과 그에 대한 복원 과정은 기존의 스캔 BIST 구조에서 Bit Generator와 Bit Dropper라는 모듈을 추가하여 간단히 구현하였다. 제안하는 구조를 ISCAS'89 benchmark 회로에 적용한 결과 약 62%의 천이 감소를 확인하였고, 이를 통해 제안하는 구조의 효율성을 검증하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 스캔입력 변형기법
Ⅲ. 제안하는 스캔 BIST 구조
Ⅳ. 시뮬레이션 결과
Ⅴ. 결론
참고문헌
저자소개
참고문헌 (8)
참고문헌 신청
Swarup Bhunia , 2005 , Power Reduction in Test-Per-Scan BIST with Supply Gating and Efficient Scan Partitioning , Proc. of IEEE International Symposium on Quality Electronic Design : 435 ~ 458
He Ronghui , 2003 , A Low Power BIST TPG Design , Proc. of IEEE ASIC, SOC Conference : 1136 ~ 1139
Youbean Kim , 2006 , TOSCA: Total Scan Power Reduction Architecture based on Pseudo-Random Built-in Self Test Structure , Proc. of 15th Asian Test Symposium : 17 ~ 24
Rui Li , 2001 , A New Low Power BIST Methodology by Altering the Structure of Linear Feedback Shift Registers , Proc. of IEEE ASIC, SOC Conference : 646 ~ 649
Nan-Cheng Lai , 2006 , Low-Power BIST With a Smoother and Scan-Chain Reorder Under Optimal Cluster Size , IEEE Trans. Computer -Aided Design of Integrated Circuits and System 25 (Issue 11) : 2586 ~ 2594
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